19.02.2016 Моделирование verilog

Материал из SRNS
Перейти к: навигация, поиск
(Новая страница: «<summary [ hidden ]> Всё уже забыл, решил записать. </summary> {{Форма3}} Итак, задача состоит в том, чтоб…»)

Версия 15:26, 19 февраля 2016


Итак, задача состоит в том, чтобы с помощью Modelsim провести моделирование кода Verilog.

  1. Создаём файл, который будем моделировать
`timescale 1ns/1ns

module tb();
   reg clk = 1'b0;

   always #5 clk=!clk;

   reg [4:0] cnt=5'b0;

   always @(posedge clk) begin
      cnt <= cnt+1;
   end
   
endmodule

Первая строка задаёт темп моделирования. Строка "always #5 clk=!clk;" задаёт тактовый сигнал - каждые 5 интервалов времени, указанных в timescale. Остальной код тривиален.

[ Хронологический вид ]Комментарии

(нет элементов)

Войдите, чтобы комментировать.

Персональные инструменты
Пространства имён

Варианты
Действия
SRNS Wiki
Рабочие журналы
Приватный файлсервер
QNAP Сервер
Инструменты